1) 邏輯設計理論/ Verilog/ VHDL語言
2) 數字電路驗證（verification平臺建立/功能測試
3) 設計綜合（synthesys）與掃描鏈測試(DFT)
4) 靜態時序分（STA）
5) 數字電路前端設計實戰（有兩個實際芯片項目）
理論學習之外，以實際項目讓學員接觸設計，為此提供完整的免費的EDA軟件安裝服務，并有實際芯片案例,導師指導全程設計。
數字設計的理論部分具體內容如下:
一 邏輯設計理論/ Verilog/ VHDL語言
1 ) HDL 語言簡介
Verilog 語言的產生發展 優勢和特點
編譯仿真的原理
Verilog/VHDL 語言各自現狀及應用
2）verilog語法 （或者 VHDL語法 ）
模塊 時延的概念與應用
運算符及優先級
賦值的類型與適用
條件語句 循環語句
Initial always task function 說明語句及使用
行為級建模和可綜合設計
3）數字系統設計
數據流的設計/控制 時序設計
狀態機設計
二 verification平臺建立/功能測試
1） 驗證環節在ic設計流程中的位置，
2) RTL/網表/FPGA/testchip 的驗證階段
3) 驗證計劃
4) verification 的方法學 種類和適用設計
5) RTL verification testbench setup 激勵文件生成
6) RTL語言和高級語言的混合驗證平臺建立
7) 數�；旌显O計驗證方法學
三 設計綜合（synthesys）與掃描鏈測試(DFT)
1）綜合
綜合的概念
綜合庫與工具介紹
綜合的過程
約束／工作環境的設立
反標文件產生
優化設計
2）DFT
DFT 概念
scan chain/ BSD/BIST 概念與設計方法
DFT 的測試原理/測試方法( D算法 向量產生與仿真)
BSD 基本單元和JTAG測試
四 靜態時序分（STA）
1)靜態時序分析概念
2)數據延遲 setup /hold 的分析
3)時鐘結構 跨時鐘／多時鐘條件
4)端口約束／工作環境設定
5)工作條件／工藝條件 對延遲的影響
6)關鍵路徑與設計優化
7)報告分析
五 實踐項目部分
項目一: RTL coding
中斷管理狀態機設計
驗證平臺設計和使用
測試向量設計
驗證工具的使用
debug 調試
項目二: 基礎通信協議
方案設計
RTL coding
通信算法的運用
CPU控制
FIFO設計與實現
驗證平臺設計和使用
測試向量設計
驗證工具的使用
debug 調試
電路綜合和DFT
靜態時序分析 |
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